Klopný obvod JK je základním stavebním kamenem v digitální elektronice, široce používaným pro ukládání dat, čítače a návrh sekvenční logiky. Překonává omezení klopného obvodu SR tím, že eliminuje neplatné stavy a poskytuje flexibilní ovládací funkce, jako je Set, Reset, Hold a Toggle. Tento článek vysvětluje jeho princip fungování, vnitřní strukturu, pravdivostní tabulky, typy, aplikace a praktické použití.
Bod 3. Blokové schéma klopného obvodu JK
Bod 4. JK Flip-Flop Logický symbol & Pinový diagram
Bod 5. Klopný obvod Master–Slave JK
Kapitola 10. Aplikace klopných obvodů JK
Kapitola 11. Srovnání klopných obvodů JK vs SR, D a T
Č. 12. Odstraňování problémů a běžné chyby návrhu
Č. 13. Závěr
Kapitola 14. Často kladené dotazy [FAQ]
Přehled klopných obvodů JK
Klopný obvod JK je bistabilní sekvenční logický obvod, který ukládá jeden bit dat pomocí dvou stabilních stavů. Má dva vstupy (J pro Set, K pro Reset), dva výstupy (Q a Q′) a hodinový vstup (CLK). Volitelné vstupy Preset (PR) a Clear (CLR) umožňují asynchronní ovládání.
Klopné obvody JK podporují dva provozní režimy:
• Synchronní režim – Výstup se mění pouze na hodinovém vstupu.
• Asynchronní režim – Preset a Clear potlačí hodiny a okamžitě vynutí změny výstupu.
Na rozdíl od klopného obvodu SR se klopný obvod JK vyhýbá neplatnému stavu. Když J = K = 1, provede přepínací operaci, výstup sepne každý hodinový impuls kvůli vnitřní zpětné vazbě.
Tabulka pravdy a tabulka stavů JK Flip-Flop
Pravdivostní tabulka (s asynchronními vstupy)
Tato tabulka ukazuje, jak výstup reaguje na taktované vstupy a asynchronní přednastavené/jasné podmínky.
| PR | CLR | ČLK | J | K | Q(n+1) | Provoz |
|---|---|---|---|---|---|---|
| 0 | 1 | X | X | X | 1 | Asynchronní sada |
| 1 | 0 | X | X | X | 0 | Asynchronní reset |
| 1 | 1 | 0 | X | X | Qn | Žádná změna |
| 1 | 1 | ↑ | 0 | 0 | Qn | Podržet |
| 1 | 1 | ↑ | 1 | 0 | 1 | Sada |
| 1 | 1 | ↑ | 0 | 1 | 0 | Obnovit |
| 1 | 1 | ↑ | 1 | 1 | Q̅n | Přepnout |
Stavové tabulky (charakteristické a budicí tabulky)
Pravdivostní tabulku lze zjednodušit na dvě důležité stavové tabulky používané při návrhu a analýze.
Tabulka charakteristik
Definuje výstup dalšího stavu na základě vstupů a aktuálního stavu.
| J | K | Q(n) | Q(n+1) |
|---|---|---|---|
| 0 | 0 | Qn | Qn (podržení) |
| 1 | 0 | Qn | 1 (sada) |
| 0 | 1 | Qn | 0 (Resetovat) |
| 1 | 1 | Qn | Q̅n (Přepínat) |
Charakteristická rovnice:
Q(n+1) = J· Q̅n + K̅· Qn
Tabulka buzení
Definuje požadované vstupy (J, K) pro dosažení konkrétního přechodu.
| Q(n) | Q(n+1) | J | K |
|---|---|---|---|
| 0 | 0 | 0 | X |
| 0 | 1 | 1 | X |
| 1 | 0 | X | 1 |
| 1 | 1 | X | 0 |
(X = je mi to jedno)
Blokové schéma klopného obvodu JK
Blokové schéma klopného obvodu JK ukazuje, jak jeho klíčové vstupy a interní zpětná vazba interagují při řízení jeho výstupu. Vstupy J a K určují akce nastavení a resetu, což umožňuje výstupu ukládat nebo měnit stav na základě vstupní logiky. Hodinový (CLK) signál synchronizuje tyto operace tak, aby ke změnám docházelo pouze při konkrétních hodinových přechodech, což zajišťuje předvídatelné časování v digitálních obvodech.
Kromě těchto primárních vstupů může klopný obvod JK obsahovat také asynchronní řídicí vstupy: Preset (PR) a Clear (CLR). Tyto vstupy mohou okamžitě vynutit výstup na logickou 1 nebo logickou 0, bez ohledu na stav hodin, což je činí užitečnými pro inicializaci obvodů. Charakteristickým rysem klopného obvodu JK je jeho vnitřní zpětnovazební cesta, kde je proudový výstup Q přiváděn zpět do logické sítě. Tato zpětná vazba aktivuje přepínací akci, když jsou J i K nastaveny na 1, což umožňuje výstupu střídat stavy při každém hodinovém impulsu.
Symbol klopného obvodu JK a schéma kolíků
Logický symbol
Symbol logiky zvýrazňuje:
• Dva vstupy: J (Set) a K (Reset)
• Jeden hodinový vstup se značkou pro spouštění hran (symbol trojúhelníku, často s bublinou, pokud je aktivní-nízká)
• Volitelné asynchronní vstupy: PR (Preset) a CLR (Clear)
• Dva výstupy: Q a Q′ (komplementární)
Pinové schéma (příklad: 74LS76 JK Flip-Flop IC)
Pinový diagram ukazuje, jak jsou klopné obvody JK implementovány v pouzdrech integrovaných obvodů, jako je DIP-14.
| Číslo pinu | Jméno pinu | Popis |
|---|---|---|
| 1 | CLR₁ | Asynchronní vymazání (aktivní LOW) pro klopný obvod 1 |
| 2 | K₁ | Vstup K pro klopný obvod 1 |
| 3 | J₁ | Vstup J pro klopný obvod 1 |
| 4 | CLK₁ | Hodinový vstup pro klopný obvod 1 |
| 5 | PR₁ | Asynchronní předvolba (aktivní LOW) pro klopný obvod 1 |
| 6 | Q₁ | Výstup Q pro klopný obvod 1 |
| 7 | GND | Zem |
| 8 | Q₂ | Výstup Q pro klopný obvod 2 |
| 9 | PR₂ | Asynchronní předvolba (aktivní LOW) pro klopný obvod 2 |
| 10 | CLK₂ | Vstup hodin pro klopný obvod 2 |
| 11 | J₂ | Vstup J pro klopný obvod 2 |
| 12 | K₂ | Vstup K pro klopný obvod 2 |
| 13 | CLR₂ | Asynchronní vymazání (aktivní LOW) pro klopný obvod 2 |
| 14 | VCC | Kladné napájecí napětí |
Klopný obvod JK Master-Slave
Běžnou výzvou u klopných obvodů JK je podmínka race-around, ke které dochází, když jsou oba vstupy VYSOKÉ (J = K = 1) a hodinový impuls zůstává VYSOKÝ dostatečně dlouho na to, aby se výstup opakovaně přepínal v rámci jednoho cyklu. To vede k nestabilnímu chování.
Konfigurace Master–Slave zajišťuje pouze jednu změnu výstupu na hodinový impuls a zabraňuje nežádoucím oscilacím i při J = K = 1. Tato metoda řídí problém obcházení rozdělením operace do dvou fází: Master reaguje, když CLK = HIGH, a Slave se aktualizuje, když CLK = LOW.
Pokročilejší metody řízení hodin, které také zabraňují obcházení hodin, viz Oddíl 9 (Metody spouštění).
Metody spouštění klopných obvodů JK
Přímý klopný obvod JK používající hodiny spouštěné úrovní může trpět problémem zvaným race-around, ke kterému dochází, když J = K = 1, zatímco hodiny zůstávají VYSOKÉ dostatečně dlouho na to, aby se výstup opakovaně přepínal v rámci jednoho hodinového impulsu. To vede k nestabilnímu provozu.
K odstranění tohoto problému se používají dvě spouštěcí strategie:
| Typ spouště | Popis | Prevence závodů | Využití |
|---|---|---|---|
| Mistr–Otrok JK | Dvě západky kaskádovitě; Master aktivní na HIGH clock, Slave na LOW | Přepnutí limitů na jednou za cyklus | Výukové okruhy, střední rychlost |
| JK spouštěný hranou | Zachytí vstup pouze na ↑ nebo ↓ hraně hodin | Zcela eliminuje objíždění | Moderní synchronní systémy |
Tabulka chování Clock Edge
| Hodiny Edge | J | K | Q(n+1) |
|---|---|---|---|
| Bez okraje | X | X | Qn (podržení) |
| ↑ nebo ↓ | 0 | 0 | Qn |
| ↑ nebo ↓ | 1 | 0 | 1 (sada) |
| ↑ nebo ↓ | 0 | 1 | 0 (Resetovat) |
| ↑ nebo ↓ | 1 | 1 | Q̅n (Přepínat) |
Klopné obvody JK spouštěné hranou dominují praktickým digitálním návrhům, protože zajišťují čisté přechody a kompatibilitu se synchronními hodinovými architekturami.
Časový diagram klopných obvodů JK
Časový diagram ukazuje, jak se výstup klopného obvodu JK mění v reakci na změny v hodinách (CLK) a vstupních signálech (J a K) v průběhu času. Je to cenný nástroj pro pochopení chování klopného obvodu v synchronních obvodech.
Během každé aktivní hrany hodin (obvykle náběžná hrana, ↑) klopný obvod vzorkuje vstupy a aktualizuje výstup Q podle těchto pravidel:
• J = 0, K = 0 → Stav přidržení (výstup zůstává nezměněn)
• J = 1, K = 0 → Set (Q se stane 1)
• J = 0, K = 1 → Reset (Q se změní na 0)
• J = 1, K = 1 → Přepnout (Q přepne na opačnou hodnotu)
Typický časový diagram klopného obvodu JK zahrnuje:
• Clock waveform (CLK) – definuje, kdy dojde k aktualizaci výstupu
• Vstupní signály (J a K) – zobrazují stavy vstupů v čase
• Výstupní signály (Q a Q′) – přehledné zobrazení přechodů stavů na základě vstupu a hodin
Tento diagram pomáhá vizualizovat posloupnost změn stavu, což usnadňuje analýzu problémů s časováním, ověřování synchronního chování a pochopení požadavků na nastavení a dobu držení v digitálním návrhu.
Klopný obvod JK pomocí hradel NAND
Klopný obvod JK lze zkonstruovat pomocí základních hradel NAND, což odhaluje, jak zařízení funguje interně na úrovni hradel. Tato implementace se běžně používá ve výuce digitální logiky, protože ukazuje, jak zpětná vazba a řízení hodin fungují při vytváření stabilních sekvenčních obvodů.
Vnitřní logika je postavena pomocí:
• Dvě křížově propojená hradla NAND, která tvoří základní bistabilní západku.
• Dvě další brány NAND pro zpracování vstupů J a K spolu s předchozí výstupní zpětnou vazbou.
• Hodinami řízená hradla NAND, která umožňují změnu stavu pouze tehdy, když je hodinový signál aktivní, a zajišťují tak synchronní provoz.
Funkční chování
• Zpětnovazební logika zabraňuje neplatným stavům – Na rozdíl od západky SR si konfigurace JK bezpečně poradí se všemi vstupními kombinacemi.
• Přepínací akce pro J = K = 1 – Interní zpětná vazba mění stav výstupu na každém aktivním hodinovém impulsu.
• Synchronní provoz – Taktovací vstup zajišťuje, že se výstup mění pouze v definovaných časech, což umožňuje integraci s dalšími sekvenčními logickými obvody.
Tato konstrukce na úrovni brány pomáhá vysvětlit, proč je klopný obvod JK považován za univerzální a spolehlivý. Vzhledem ke své relativně složité struktuře a zpoždění šíření však praktické digitální systémy běžně používají klopné obvody JK spouštěné hranou nebo integrované verze integrovaných obvodů místo toho, aby je stavěly z diskrétních hradel.
Zatímco klopný obvod JK na úrovni brány vysvětluje vnitřní logiku, praktické digitální systémy musí také řešit problémy s načasováním, jako je například objíždění. To vede k vylepšeným spouštěcím technikám, o kterých bude pojednáno dále.
Populární JK klopné obvody
Klopné obvody JK jsou k dispozici jako integrované obvody (IC) v rodinách TTL (Transistor-Transistor Logic) i CMOS. Tyto integrované obvody se běžně používají v čítačích, frekvenčních děličích, posuvných registrech a obvodech řízení paměti.
| IC číslo | Rodina logiky | Popis |
|---|---|---|
| 74LS73 | TTL | Duální klopný obvod JK s asynchronním vymazáním; Použití v základních sekvenčních logických aplikacích |
| 74LS76 | TTL | Duální klopný obvod JK s asynchronními přednastavenými a jasnými; umožňuje externí kontrolu počátečních stavů |
| 74LS107 | TTL | Duální klopný obvod JK s možností aktivního čištění a přepínání; Ideální pro přepážky rozdělené 2 |
| CD4027B | Marketingová organizace CMOS | Duální klopný obvod JK s funkcí Set a Reset; Nabízí nízkou spotřebu energie a široký rozsah napětí |
Aplikace klopných obvodů JK
Klopné obvody JK jsou široce používány, protože mohou fungovat jako paměťové prvky, přepínací zařízení a synchronní čítače. Mezi běžné aplikace patří:
• Frekvenční dělení a čítače – Vydělte taktovací frekvenci 2 v přepínacím režimu
• Posuvné registry – používá se při sériově-paralelní konverzi dat
• Stavové automaty (FSM) – Sekvenční logika řízení v číslicových systémech
• Úprava signálu – odskakování mechanických spínačů
• Tvarování hodinových pulzů – Generování obdélníkových signálů
Porovnání klopných obvodů JK vs SR, D a T
| Funkce | JK Žabky | SR Flip-Flop | D Flip-Flop | T Klopný obvod |
|---|---|---|---|---|
| Vstupy | J, K | S, R | D | T |
| Neplatný stav | Žádné | S=R=1 neplatný | Žádné | Žádné |
| Provozní režimy | Nastavit, resetovat, přepnout | Nastavit, resetovat | Přenos dat | Pouze přepnout |
| Případ použití | Čítače, pokladny | Jednoduchá západka | Paměť, posuvné registry | Počítadla |
| Složitost | Střední | Jednoduchý | Jednoduchý | Velmi jednoduché |
| Podpora spouštění hran | Ano | Ano | Ano | Ano |
Žabky JK jsou nejflexibilnější ze všech žabek. Může simulovat funkce klopných obvodů SR, D a T a je široce používán v čítačích a digitálních řídicích obvodech.
Odstraňování problémů a běžné chyby návrhu
| Běžný problém | Popis | Řešení |
|---|---|---|
| Chyba synchronizace hodin | Více klopných obvodů používajících nesynchronizované hodiny způsobuje nesoulad časování | Použití jednoho globálního zdroje hodin** |
| Vstupní šum nebo odskok spínače | Hlučné vstupy nebo mechanické spínače způsobují falešné spouštění | Přidejte odskakovací obvody nebo RC filtry |
| Plovoucí přednastavené/vymazatelné (PR/CLR) piny | Nepřipojené asynchronní vstupy způsobují nepředvídatelné výstupy | Svázání nepoužívaného PR/CLR s definovanými logickými úrovněmi |
| Porušení doby nastavení a podržení | Změna J/K příliš blízko k přechodu hodin vede k metastabilitě | Udržujte vstupy stabilní před a po hodinovém okraji |
Závěr
Klopný obvod JK zůstává všestranným a spolehlivým zařízením v moderních digitálních systémech díky své schopnosti přepínat stavy a zpracovávat synchronní a asynchronní operace. Ať už je implementován pomocí logických hradel nebo integrovaných obvodů, používá se v čítačích, registrech a řídicích obvodech. Pochopení jeho chování a načasování vám pomůže navrhnout stabilní a efektivní sekvenční logické aplikace.
Často kladené dotazy [FAQ]
Proč se klopný obvod JK nazývá "univerzální klopný obvod"?
Klopný obvod JK se nazývá univerzální klopný obvod, protože může vykonávat funkce klopných obvodů SR, D a T jednoduchou konfigurací svých vstupů J a K. Díky tomu je přizpůsobitelný pro různé sekvenční logické aplikace.
Jaký je hlavní rozdíl mezi klopnými obvody JK spouštěnými úrovní a hranami?
Klopný obvod JK spouštěný úrovní reaguje na celou VYSOKOU nebo NÍZKOU úroveň hodinového impulsu, zatímco klopný obvod JK spouštěný hranou aktualizuje svůj výstup pouze na náběžné nebo sestupné hraně, čímž zabraňuje problémům se závoděním.
Jak převedete klopný obvod JK na klopný obvod D?
Klopný obvod JK může fungovat jako klopný obvod D spojením J = D a K = D′. To přinutí výstup, aby následoval vstup a napodoboval chování přenosu dat klopného obvodu D.
Co způsobuje metastabilitu v žabkách JK?
K metastabilitě dochází, když se vstupy J a K změní příliš blízko přechodu hodin, což naruší dobu nastavení nebo podržení. To může mít za následek nepředvídatelné nebo oscilující stavy výstupu.
Lze klopné obvody JK použít pro frekvenční dělení?
Ano. Když jsou oba vstupy J a K svázány HIGH (J = K = 1), klopný obvod JK přepíná svůj výstup na každém hodinovém impulsu. Tím se taktovací frekvence vydělí 2, což je užitečné v digitálních čítačích a frekvenčních děličích.